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首页 >> 星空间 >>《星空间》2012年第二期
 
电脑门诊
[发布时间:2012-7-18 16:12:11]

电脑门诊

文/客服部

 

一、FM1 和AM3的区别?

Socket FM1是AMD公司预定于2011年6月所发表研发代号为“Llano”的新处理器所用的桌上型电脑CPU插槽。针脚有905个。

AM3的全称是Socket AM3,它是一个CPU接口标准。所有的AMD桌面级45纳米处理器均采用了新的Socket-AM3插座,它有938针的物理引脚。这也就意味着AM3的CPU可以与旧有Socket-AM2+插座甚至是更早的Socket-AM2插座在物理上是兼容的,因为后两者的物理引脚数均为940针,事实上Socket-AM3处理器也完全能够直接工作在Socket-AM2+主板上(BIOS支持),不过940针的Socket-AM2+处理器将不能在938针的Socket-AM3主板上使用。

AMD Socket-AM3处理器插座

Socket-AM3插座向下兼容

 

AM3接口的芯片组有N61 N68 N520 A690 A770 A780 A785 A790 A880等等。

FM1的有A45  A55  A75。

AM3主板,如果带显卡,显示核心是集成在北桥里。

FM1的主板,主板带的只是显示接口,显卡内核在CPU里。

 

二、DDR3DDR2 有何不同

DDR3相比起DDR2有更低的工作电压, 从DDR2的1.8V降落到1.5V,性能更好更为省电;DDR2的4bit预读升级为8bit预读,DDR3目前最高能够可以达到1600Mhz的速度,由于目前最为快速的DDR2内存速度已经提升到800Mhz/1066Mhz的速度,因而首批DDR3内存模组将会从1333Mhz的起跳。在Computex大展我们已经可以看到多个内存厂商展出1333Mhz的DDR3模组了。

    由于DDR3的预取为8bit,所以突发传输周期也固定为8,而对于DDR2和早期的DDR架构系统,BL=4也是常用的,DDR3为此增加了一个4bit Burst Chop突发突变模式,即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输,届时可通过A12地址线来控制这一突发模式。而且需要指出的是,任何突发中断操作都将在DDR3内存中予以禁止,且不予支持,取而代之的是更灵活的突发传输控制。
 
1、寻址时序提高
DDR2从DDR转变而来后延迟周期数增加一样,DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2~5之间,而DDR3则在5~11之间,且附加延迟的设计也有所变化。DDR2时AL的范围是0~4,而DDR3时AL有三种选项,分别是0、CL-1和CL-2。另外,DDR3还新增加了一个时序参数:“写入延迟”,这一参数将根据具体的工作频率而定。 
2、新增重置功能
    重置是DDR3新增的一项重要功能,并为此专门准备了一个引脚。DRAM业界很早以前就要求增加这一功能,如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时,DDR3内存将停止所有操作,并切换至最少量活动状态,以节约电力。
3、新增ZQ校准功能
   ZQ也是DDR3一个新增的引脚,在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集,通过片上校准引擎来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后,将用相应的时钟周期,在加电与初始化之后用512个时钟周期,在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期;对导通电阻和ODT电阻进行重新校准。 
4、电压分成两个和点对点连接 
在DDR3系统中,对于内存系统工作非常重要的参考电压信号VREF将分为两个信号,即为命令与地址信号服务的VREFCA和为数据总线服务的VREFDQ,这将有效地提高系统数据总线的信噪等级这是为了提高系统性能而进行的重要改动,也是DDR3与DDR2的一个关键区别。在DDR3系统中,一个内存控制器只与一个内存通道打交道,而且这个内存通道只能有一个插槽,因此,内存控制器与DDR3内存模组之间是点对点的关系,或者是点对双点的关系,从而大大地减轻了地址/命令/控制与数据总线的负载。而在内存模组方面,与DDR2的类别相类似,也有标准DIMM、SO-DIMM/Micro-DIMM、FB-DIMM2之分,其中第二代FB-DIMM将采用规格更高的AMB2高级内存缓冲器。

 

 

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